我的实习小结

字节跳动

字节跳动开始的比较早,在2月中旬的时候开放投递。我是2月20日晚投递简历,2月21日简历挂,反馈很快。跟内推的字节师兄交流后发现,是我投递的上海部门那边不缺人,所以直接简历挂。然后师兄帮我转日常实习,base北京,算是被捞了。

图5.png

重新简历评估后,2月23日约我,3.1一面,3.8二面,3.17三面,3.28hr面,3.30offer call。

一面技术面(3.1)

1、面试官一上来给我简要介绍了面试的流程,自我介绍5-10min左右,剩下的话是基础知识考核+撕题。(有点慌,没有问一点项目,可能是项目不对口)

2、第一题是简要介绍一下功耗的定义,有哪些降功耗的方式?

3、第二题是两个Reg之间经典的时序分析,逐步加入skew、jitter等因素,写出建立时间和保持时间的计算公式,询问time borrow的概念;

4、撕一道DDS的题。
$$
y=sin(\frac{\pi}{128}*x)+x
$$
x的范围是[0,255];

1)y的范围,定点数,16位宽的话小数点的位置;2)实现思路;3)RTL code;

最后一题撕的时间有点长,最后也没完整撕出来,不过思路大致给面试官说明白了。整个一面大约用时1h左右。

二面技术面(3.8)

1、自我介绍,从本科到硕士的项目和科研经历;

2、项目中跨时钟域部分的处理;

3、异步FIFO中binary转gray的原因;

4、multicycle和max delay的区别;

5、单bit信号要跨时钟域并进行取反操作,问反相器放置的位置;

6、异步复位、同步复位的优缺点;

7、异步复位同步释放的做法;

8、对芯片工艺和频率的一些讨论;面试官认为40nm工艺可以跑更高的时钟频率;

9、简单介绍一下AXI协议,协议转换如何做;

10、介绍一下AXI中的outstanding功能;

11、源同步输出的时序约束;

12、问一下项目的代码量;

13、最后撕一道题,在一段数据序列中找最大次大值;

三面技术面(3.17)

面试官在美国,约了早8点的面试,年龄比较大,面试官很和蔼,有什么不明白的地方也会循循善诱,引导你讲出来,面试体验很好。首先寒暄了一下,没有让自我介绍,问了一下实习时间,实习地点,询问一下职业规划。最后评价说书本知识掌握的不错,但还不够深究,希望以后在实习中继续加深理解。整体流程大概25min

1、SRAM、DRAM的区别;

2、DRAM为什么需要动态刷新?

3、介绍一下功耗;

4、以DRAM为例解释一下静态功耗;

5、方波怎么得到正弦波?

6、时钟经过一段路径会失真吗?为什么?

7、二分频电路;

8、环路振荡器;

9、了解Power Domain吗?

四面HR面(3.28)

1、对实习地点是否有要求?是否有倾向性?

2、秋招还会考虑其他公司吗?

3、别人对你的评价?有哪些事例证明?

4、确认实习时间;

5、工作内容,方向确认;

乐鑫科技

乐鑫科技的领跑者计划在21年12月就开始了,然后网上说去年的面试体验不是很好,自己亲身体验了一下发现面试体验非常非常好,非常推荐各位同学投递。2.28简历投递,3.1通知笔试,3.7完成笔试,3.14一面技术面,3.21二面HR面,3.24offer call。

一面技术面(3.14)

乐鑫面试的风格与字节完全不同,紧紧围绕项目,主要询问TW二号项目,大部分是我讲面试官听,问的问题也是项目强相关,这里主要记录一下面试官的关注的点;

1、系统最大吞吐率,工作模式有哪些;

2、组帧、组包的必要性;

3、接口信号的介绍;

4、跨时钟域的方式;

5、FIFO深度的设计,是否有流控机制。

6、FIFO会溢出吗?如果不会是如何保证的?如果会的话如何应对?

7、航空航天领域如何抗单粒子翻转?

8、ASIC项目是如何验证的?

9、自己会做一些综合看面积吗?面积有要求吗?

10、简要介绍一下低功耗的方法,自己在ASIC项目中用到了哪些低功耗方式?

11、设计ASIC时有没有考虑插门控时钟,门控时钟有哪几种方式?

二面HR面(3.21)

乐鑫的HR看着比较年轻,比我们大不了几岁,上来寒暄了一会。

1、简单的自我介绍;

2、询问学习教育经历;

3、你觉得数字IC设计的最重要的三点能力,你哪点比较擅长,哪点比较不足?

4、为什么选择数字IC?是父母做的决定吗?

5、你想象中二十年后的你是什么样的角色?

6、参与那么多竞赛有什么收获?

7、现在有明确的职业规划吗?

反问:

1、后续的面试流程;(如果切换base的话会加主管面)

2、去年网上乐鑫的面试过程评价不高,今年的面试体验很好,公司是否做了相应调整,及时倾听应届生反馈?

乐鑫今年的面试体验巨巨巨巨巨好,我字节的HR面在乐鑫Offer的截止日期之前,在与HR说明情况后HR能帮忙延迟一下签Offer的时间。最后没有签HR也会打电话跟你确认,还给秋招直通终面的机会,总之体验非常不错,墙裂推荐!!!


4.7日更新一波阿平面经

平头哥

一面技术面(3.30)

我觉得平头哥的面试官比较在意的是你项目中的亮点,这是我面试中收获比较大的一点。项目不要上来就深入细节,面试官应该也不是很care,上来把项目框架介绍完之后直接给面试官介绍亮点即可,面试官也可以通过你总结的亮点大概摸清你的技术深度这样。

问题主要是紧紧围绕项目展开的,大家仅做参考即可,八股比较少:

1、ASIC与FPGA功能划分的依据;

2、ASIC的验证是怎么做的?

3、关注TW2项目中的数据反压,时钟复位信号的生成;

4、项目中FIFO深度的设置依据;

5、跨复位域的一些问题,复位的释放顺序等;

6、Verilog的四值逻辑,仿真中使用什么语法可以使X态进行传播;

二面技术面(4.7)

二面被安排在上午9点,面试官应该在海外,然后整体交流过程中夹带英文比较多,有的时候我可能听不太懂。我面的组是做GPGPU的,整体流程与上面类似,问题也与上面类似,主要记录一下问的不同的点:

1、时钟级联的难点及必要性;

2、源同步输入/输出的时序约束,实现方法;如何保证时钟与数据的偏移关系?

3、ASIC与FPGA功能的划分原因?ASIC的验证方式是什么?

4、设计可靠性是如何保障的?

5、数据反压是如何做的?

反问:公司内部对HLS工具是什么看法?答:使用起来很保守,Debug不便,或许过几年成熟了才会大规模使用;

其他公司

奕斯伟我是2.20申请,直到3.28那边才有工作人员打电话跟我确认时间,那边要求实习时间6个月,保证之后安排面试,这个实习时间我是达不到要求的,于是拒之;

待补充

今年实习开始的早,结束的也早,后续应该不会再投递其他公司的实习了,没有集邮的兴趣,秋招再说。